各有关单位：
为深化探索创新攻关新机制，推进我市EDA领域关键技术突破，上海市科学技术委员会（以下简称“市科委”）按照揭榜挂帅制方式，针对相关科研攻关任务，凝练悬赏标的，特发布2021年度上海市EDA领域“揭榜挂帅”项目指南。
一、征集范围
方向一：百亿门级别可扩展原型验证系统及软件
面向超大规模集成电路芯片设计环节对原型验证平台的技术需求，研发国产百亿门级可扩展原型验证系统，包含自动分片、编译、运行、调试及管理的软件技术及相应的可重用、易重构的硬件架构。
1.考核指标：
实现百亿门级别可扩展原型验证系统软件及硬件，包含：
1）自动分片、编译、运行、调试及管理的软件
（1）实现RTL级及网表级自动分片及导向型分片，支持快速逻辑评估，自动寻找最优分片方案并添加时序和管脚约束，自动生成分片后的系统仿真模型并提供全系统静态时序分析。
（2）实现单拍TDM，支持自动插入分片TDM逻辑，自动分析最优TDM复用策略，并支持用户指定TDM复用策略。
（3）支持逻辑裁剪及模块实例重用，自动识别并重新编译受影响的分片。
（4）支持多核调试。核数8个及以上，采样频率>100MHz，采样深度不少于32GByte，实现逻辑触发和FSM脚本触发。
（5）提供LPDDR4/HBM内存模型。
（6）支持动态探针，实现设计的Register/BRAM的全可视功能。提供用户寄存器访问调试通道，提供虚拟IO，虚拟UART，vGDB等调试接口。
（7）支持原型验证系统云端管理及运行控制，全程操作可追溯。
2）可重用易重构的硬件架构
（1）原型验证系统逻辑规模达到百亿门及以上（≥1500M系统逻辑单元），全系统高速运行时设计功耗容量达到20KW及以上。
（2）系统组网拓扑灵活，支持100颗逻辑芯片互联，并可扩展到200颗。
（3）支持的拓扑结构包含：8*8平面格栅、4*4*4三维格栅、星型（分枝数≥4）、环型等。
（4）系统裁剪无需重组线缆。
（5）支持LVDS与收发器互连组网，且LVDS性能≥1.4Gbps@1米，收发器性能≥16Gbps@1米。
（6）可根据组网拓扑变化，快速完成组网自检（≤1小时）。支持满足条件（5）性能要求的全端口压力测试，且7x24小时零误码。
2.项目交付件：
（1）工具软件。
（2）样机用于测试,样机含40核心（每核心8.938M系统逻辑单元,总计>350M系统逻辑单元）及组网。
（3）各项测试报告。
3.执行期限：2021年10月15日至2022年10月15日。
4.拟资助经费：非定额资助，资助总经费不超过2000万元。
方向二：模拟（ADC）芯片的EDA仿真工具验证和协同优化
电路仿真EDA工具针对模拟（ADC）芯片在设计过程中的长周期后仿电路仿真速度和高位ADC电路仿真精度问题，为芯片设计提供可靠的EDA仿真验证环境，通过用户的实践反馈优化EDA仿真工具的使用流程；同时通过不同规模的集成电路，对比和验证仿真的速度和精度，给出相应比较。
通过对大规模模拟电路中各单元模块合理化建模优化仿真器核心算法和多事件并行处理效率，仿真出各单元模块之间更贴近实测数据的结果，例如互相串扰，IRdrop，延时过长等定量结果，分析出各模块之间互相影响的关键因素。以提前预知大规模模拟芯片中由一系列非理想因素导致的性能恶化问题，从而优化模拟ADC芯片设计，提升性能，缩短设计周期。
1.考核指标
1)ADC芯片规模不小于1000个晶体管；
2)仿真的测试电路包括前仿和后仿；
3)工艺特征尺寸不大于28nm；
4)ADC位数不小于12bit；
5)SNR仿真精度要求不低于0.5dB。
2.项目交付件
1)模拟（ADC）芯片的前仿和后仿验证报告，
2)大规模模拟电路中各单元模块之间串扰分析和验证方法，
3)Fullspice和不同配置的Fastspice仿真精度及仿真速度的比较，
4)Fastspice的不同配置对ADC中的串扰、IRdrop、延时、电流等仿真结果分别造成的影响。
3.执行期限：2021年10月15日至2022年10月15日。
4.拟资助经费：非定额资助，资助总经费不超过500万元。
方向三：毫米波低功耗SOC片上无源器件设计仿真
针对高频、高速无源器件设计，尤其片上电感大规模设计，搭建高精度的EM仿真建模平台，处理IC设计中无源结构仿真分析；设计多种pcell无源器件模型（螺旋电感、巴伦、T-coil等），弥补先进工艺节点下PDK缺少或缺失pcell的问题；利用MOMsolver、智能mesh进行电磁场快速求解及最优剖分，提升仿真速度和精度，加快设计迭代；采用full-wave仿真、考虑趋肤效应及邻近效应，保证高频仿真准确性；采用sweep功能，实现多温度点、多物理尺寸条件下的仿真分析比对；利用后处理功能，一键式导出设计仿真报告，提升分析效率。
1.考核指标
1)片上螺旋电感感值的仿真结果与设计目标误差
